PCI-E 接口概述
PCI-E总线使用端到端连接方法，一条PCI-E链路的每一端只能连接一台设备。 这两个设备彼此都是数据发送方和数据接收方。 PCI-E总线除了总线链路之外，还具有若干层，在发送端发送数据时通过这些层，而在接收端接收数据时也使用这些层。 如图17所示。
在PCI-E总线的物理链路的一个数据路径(Lane )中，由2组差动信号、共计4条信号线构成。 这里，发送侧的TX部件和接收侧的RX部件使用一组差分信号连接，该链路也被称为发送侧的发送链路，也是接收侧的接收链路。 另一方面，发送侧的RX部件和接收侧的TX部件使用不同的差分信号连接，该链路也称为发送侧的接收链路，是接收侧的发送链路。 一个PCI-E链路可以由多条数据路径(Lane )构成，当前PCI-E链路的数据路径是1、2、4、8、12、16、32、1、2、4、8、 第一个PCI-E总线的规格为V1.0，然后依次为V1.0a、V1.1、V2.0和V3.0。 根据PCI-E总线标准定义的总线频率和链路编码方式不同，具体如表1所示。
图17 PCIE总线连接
表1 PCIE的发展历程
PCI-E总线支持多条Lane传输，每个Lane由一对TX差分线对和一对RX差分线对组成。 例如，4Lane的PCI-E接口，包括4对TX差分线对和4对RX差分线对共16条线。 此多Lane总线体系结构允许PCI-E扩展到几乎无限的数据传输带宽。 在4Lane的PCI-E接口数据传输x1的PCI-E总线中，除了TX/RX数据线对之外，在PCI-E接口中还配置有PERST#信号、REFCLK和REFCLK-信号、WAKE#信号、SSE 等辅助信号线。从CPU供给基准时钟信号，时钟频率为100MHz，频率偏移必须在300ppm以内。
PCIE 接口设计
图19 PCIE接口电路
PCI-E总线主要用于两种情况。 一个是PCI-E网卡。 二是用于在DBDC机型中连接CPU和RF芯片，两种APP应用没有太大的区别。 如图19所示，典型的PCIE接口电路的设计注意以下几点。
1、AC耦合电容要求靠近发射端放置，取值范围为75~200nF，一般取0.1uF。
2、在PCI-E 2.0中，差动线路阻抗要求为68~105R，一般设计为100R10%； PCI-E 1.0接口没有协议要求，但一般设计为100R10%。
3、差动数据信号线尽量等长，长度差控制在10mil以内。 确保完整连接的基准平面。 另外，有层间时，尽量在离通孔近的地方加入接地孔，尽量减小信号的回流面积。
对于4，100 MHz的参考时钟，要求频率偏移小于300ppm。
赛车倍投方案两个设备彼此都是数据发送方和数据接收方。 PCI-E总线除了总线链路之外，还具有若干层，在发送端发送数据时通过这些层，而在接收端接收数据时也使用这些层。 如图17所示。
在PCI-E总线的物理链路的一个数据路径(Lane )中，由2组差动信号、共计4条信号线构成。 这里，发送侧的TX部件和接收侧的RX部件使用一组差分信号连接，该链路也被称为发送侧的发送链路，也是接收侧的接收链路。 另一方面，发送侧的RX部件和接收侧的TX部件使用不同的差分信号连接，该链路也称为发送侧的接收链路，是接收侧的发送链路。 一个PCI-E链路可以由多条数据路径(Lane )构成，当前PCI-E链路的数据路径是1、2、4、8、12、16、32、1、2、4、8、 第一个PCI-E总线的规格为V1.0，然后依次为V1.0a、V1.1、V2.0和V3.0。 根据PCI-E总线标准定义的总线频率和链路编码方式不同，具体如表1所示。
图17 PCIE总线连接
表1 PCIE的发展历程
PCI-E总线支持多条Lane传输，每个Lane由一对TX差分线对和一对RX差分线对组成。 例如，4Lane的PCI-E接口，包括4对TX差分线对和4对RX差分线对共16条线。 此多Lane总线体系结构允许PCI-E扩展到几乎无限的数据传输带宽。 在4Lane的PCI-E接口数据传输x1的PCI-E总线中，除了TX/RX数据线对之外，在PCI-E接口中还配置有PERST#信号、REFCLK和REFCLK-信号、WAKE#信号、SSE 等辅助信号线。从CPU供给基准时钟信号，时钟频率为100MHz，频率偏移必须在300ppm以内。
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1、AC耦合电容要求靠近发射端放置，取值范围为75~200nF，一般取0.1uF。
2、在PCI-E 2.0中，差动线路阻抗要求为68~105R，一般设计为100R10%； PCI-E 1.0接口没有协议要求，但一般设计为100R10%。
3、差动数据信号线尽量等长，长度差控制在10mil以内。 确保完整连接的基准平面。 另外，有层间时，尽量在离通孔近的地方加入接地孔，尽量减小信号的回流面积。
对于4，100 MHz的参考时钟，要求频率偏移小于300ppm。