转自：https://blog.csdn.net/YYP_8020/article/details/107332430
本篇介绍的是Cadence IC617自带混合信号仿真的教程。演示了如何在图形界面中设置和运行VirtuosoAMS Designer仿真器IC617和INCISIVE151中的各种环境。它说明了如何同时具有Verilog的设计模块（数字部分）和原理图数据库（模拟部分）。
AMS Designer模拟器是一种混合信号模拟器，混合信号设计通常包含两个部分：模拟部分和数字部分。
本教程用到的库文件下载链接: https://pan.baidu.com/s/1MlCNKHZm_89WtcP3fiyvHg 密码: 1mvp
第一步
下载后拷贝到自己的工程目录下解压
1.gunzip –c AMSDInADE.tar.gz | tar xvf-
2.cd amsdInADE
3.启动virtuoso
第二步
1.在CIW窗口中，点击 File — Import — Verilog。 弹出“ Verilog输入”窗口。
2.在Verilog Files To Import添加.v文件（PLL_160MHZ_PDIV.v和PLL_160MHZ_MDIV.v，这两个在dig_source目录下）
3.在Global Net Options中把VDD！改为VDD1！
注意：本示例中仅使用VDD和VSS，它们不是全局网络。为了避免名称冲突，将名称更改为VDD1!。
4.导入完成后，将出现一条消息，询问您是否要查看日志文件。 请点击是，显示日志文件窗口。
如果导入过程中出现问题，您将在此日志文件中看到错误或警告消息处理，然后关闭日志文件。
第三步
1.在CIW窗口点击 Tools — Library Manager ,可以看到在amsPLL库里生成两个新的cell：PLL_160MHZ_MDIV和PLL_160MHZ_PDIV
2.打开amsPLL.PLL_160MHZ的schematic，把刚.v生成的PLL_160MHZ_MDIV和PLL_160MHZ_PDIV填加到原理图中。（教程中已经添加进去了，可把原来的删除，更换成刚.v生成的PLL_160MHZ_MDIV和PLL_160MHZ_PDIV）
3.保存后退出。
第四步
1.在Library Manager中突出显示amsPLL.pll_160MHZ_sim：schematic，然后单击File ->New -> Cell View.
2.单击type，然后选择config类型
3.点击确认，在弹出的界面中选择
4.点OK后可以看到amsPLL.PLL_160MHZ绑定到“ verilogams”。 这是因为它有提供“ verilogams”视图，并且该视图首先出现在视图列表中。如果打算使用行为模型来模拟此DUT，则可以开始使用了。但是，在此示例中，使用“schematic”config对其进行仿真。需要更改视图。
5.选中verilogams，右键set cell view改成schematic，然后点击HED中的“更新”图标。
6.单击层次结构编辑器左侧的“open”以打开配置的schematic。pll_160MHZ_sim单元的config view已添加到Library Manager。
7.在Schematic Editor中的Launch -> ADE L中，打开“Analog Design Environment L”。
8.在ADE窗口中，单击Setup — Simulator/Directory/Host，然后将模拟器设置为Simulator：ams。单击确定。
9.单击Analyses — Choose。 然后在“Stop Time”字段中填入8u。 单击Enabled，然后单击确定。
10.单击Setup — Model Libraries。 在“模型库设置”表单中，单击“浏览”按钮以找到从./models/spectre目录中找到gpdk090.scs文件。 单击部分字段，然后选择NN，然后单击“确定”。
11.单击 Setup — Connect Rules.
12.单击“Customize”部分中的自定义，将description更改为My_ConnRules_25V_full_fast的描述。
单击L2E_2，然后在“参数”列表中的vsup，在“值”字段中将1.8更改为2.5，然后单击更改。
同样修改别的值。
参数：
L2E_2 vsup=2.5 vlo=0.2n tr=0.2n tf=0.2n rlo=200 rhi=200
E2L_2 vsup=2.5 vthi=1.7 vtlo=0.8 tr=0.2n
Bidir_2 vsup=2.5 vthi=1.7 vtlo=0.8 tr=0.2n tf=0.2n
13.单击确定，点Add,然后选择新的修改后的连接规则。 请点击Rename名称并将其编辑为My_ConnRules_25V_full_fast。 单击确定。
14.在ADE窗口中，单击outputs-To Be Plotted — Select on Schematic选择，然后在顶层点击CLK_REF和CLK_160MHZ。 然后进入I3中点击vCNTL和VCO_CLK两条线。然后在ADE窗口中会显示这四条线。
15.Simulation – Netlister and Run Options
16.在ADE窗口中，单击Simulation-Netlist-Create。 网表处理完成后，单击Simulation – Netlist – Display以显示Verilog-AMS格式的网表。
17. 在ADE模拟中窗口，双击列表中的fREF变量，在“值”字段中添加25M然后单击确定
18.然后点运行开始仿真，仿真过程需要有点久。
19.仿真结束后会弹出前面选中四条线的仿真波形。
本混合信号的仿真教程到这就结束了